Orcad Captue原理图更改后同步更新到Allegro PCB
最新推荐文章于 2024-10-19 11:01:13 发布
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Cadence Allegro PCB
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本文介绍了如何在Cadence软件中实现原理图到PCB的更新，确保改动只影响原理图而不破坏已布局布线的PCB。首先，通过创建网表将原理图与PCB关联，然后在AllegroPCB中导入网表，取消IgnoreFIXEDproperty以防止布局布线变动。当原理图更改后，重新生成网表并使用UpdateLayout同步到PCB，确保元件位置和连接保持一致。
Cadence软件的原理图和PCB是两个软件，原理图到PCB需要创建网表，然后在PCB中放置已经建好分封装的元器件；
如果对于已经画好的PCB，后期发现需要更改原理图的某个部分，原理图更改后，怎么同步更新到PCB中，而不变动原来已经布好局、布好线的的PCB呢？
1、打开原理图，点击选中下打开的DSN文件，点击Tools中的Create Netlist，点击确定，创建成功后，output下输出的就是三个网表文件
2、网表创建成功后，回到Allegro PCB的页面，点击File中Import Logic；如下图所示，一定要取消Ignore FIXED property前面的勾，否则每次更改原理图更新PCB时，原来的布局布线都被打乱(当然，如果出现cannot modify element the object or a parent has the fixed property导入网表错误，可以勾选Ignore FIXED property卡面的勾)；另外导入网表的路径（Import directory一定要是网表的根目录，否则导出不成功）
3、allegro PCB中导入网表成功后，原理图和PCB就建立了一一对应关系；此时如果想修改原理图，修改保存后，重新生成创建网表Create Netlist后，回到Allegro PCB页面，点击File中的Update Layout，
4、点击上述的同步Sync后，在Display的Status查看相关状态，如果有未放的元器件可以点击Place中Manually放置相关器件